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【文/觀察者網專欄作者 潘功愚】

半個多世紀以來，全球集成電路世界經常上演“合久必分，分久必合”的戲碼。在產業分工重要分水嶺時間節點上經常會出現一些影響因子很高的妙語，比如：

“好漢都有晶圓廠（Real men have fabs）。”

上世紀80年代末，面對風起云涌無晶圓芯片設計公司（Fabless）大潮，AMD創始人杰里·桑德斯（Jerry Sanders）以此語回擊Fabless咄咄逼人的態勢，一時間輿論大嘩。

時至今日，這句話可否再升級一下變成“好漢都有先進封裝廠？”

不妨先來看三個有代表性的事實：

1. 去年11月，在美國商務部披露計劃斥資30億美元支持先進封裝，而且美國本土唯一有先進封裝業務的“純血”企業安靠（Amkor）也拿到了4億美元的政府補貼；

2. 2021年2月，英特爾新任CEO Patrick Gelsinger甫一上任，就公布了“Intel IDM 2.0”計劃，該計劃中的重要條目就是先進封裝，英特爾專門拉上了IBM一起推動他們的Foveros先進封裝體系。

3. 臺積電日前公布了“晶圓制造2.0”模式，將代工+光罩+先進封裝（CoWoS）三軌并驅的發展路線系統化，章程化。

更值得注意的是，自去年11月份以來，業界不斷傳出風聲，美國商務部BIS以及兩院冷戰思維濃重的議員對中國大陸蓬勃發展的先進封裝產業“如坐針氈，如芒在背，如鯁在喉”，密謀出臺一系列限制措施。

在這一背景下，美國國家標準及技術研究所（NIST）以及戰略與國際研究中心（CSIS）先后發布報告并達成共識，認為先進封裝已經成為未來十年中美半導體產業的主要廝殺場之一。

封裝這樣一個曾在幾十年內被廣泛認為是勞動密集型產業，高附加值挖掘潛力低的環節，如今迎來翻身時刻？

在外包封測環節，中國市場份額高過美國6個百分點（CSIS，2021）

華為海思，全球先進封裝的先驅者

先進封裝，何為“先進”？顯然不同時代對這一詞的定義不同，多年前，對于直插式（DIP）和表貼式（QFN）等封裝類型來說，焊球陣列（BGA）倒裝封裝類型無疑屬于先進類型。

我們今天談論的先進封裝，是單芯片晶體管架構以及多芯片互聯多重因素作用的結果，也是從平面到立體化技術演進的必然。

而促成先進封裝得以快速發展的，并非由于制造端二次演進分化下的下游封裝測試工廠（OSAT）推動，而是由代工廠來主導，個中緣由并不復雜——只有純代工廠才能接觸到最前沿的芯片設計理念，最能體會在技術層面需要克服的“阿喀琉斯之踵”。

十多年前，臺積電團隊應該就已經發現，在平面2D封裝體系下，隨著邏輯芯片和存儲芯片之間的數據傳輸量越來越大，整個芯片傳輸速度和功耗的利用率越來越低，那么，有沒有辦法將邏輯芯片和存儲芯片貼合得更緊，把引線線寬縮小，從而極大地優化傳輸速度和功耗？

于是，取代傳統封裝基板的硅中介層橫空出世，Interposer也霎時間成為符合先進封裝最標配的內涵指標。

目前在鴻海集團擔任半導體策略長的蔣尚義就曾透露，全世界第一個大膽采用臺積電硅中介層CoWoS技術的芯片廠，并非目前和臺積電一損俱損一榮俱榮的英偉達，而是當時踏入芯片圈不久的華為海思。海思在2014年就對CoWoS做了整體性評估，包括成本和良率等等，決定勇于當先。

彼時，華為海思經常以一種倔強的身影存在于全球Fabless大潮中。多年后以不斷探索勇于創新的莽勁殺進了全球設計公司的前七，外界普遍推論，如果不是美國的強力打壓，海思直至今日應該都能將牢牢占據全球設計類公司前三的位置。

在華為海思和臺積電的雙向奔赴的過程中，也可以體會到為何推動先進封裝的主要力量來自純代工廠而非封測廠，前者畢竟有更大的資金池和容錯空間，這對一項新興技術的上馬和落地至關重要。

CoWoS（Chip on Wafer on Substrate）是一種2.5D/3D封裝技術，可以拆成兩部分來看，CoW（Chip on Wafer）指的是晶圓堆疊，WoS（Wafer on Substrate）則是將堆疊的晶圓封裝在基板上。而AI GPU上的必需的高帶寬內存（HBM）和CoWoS技術是相輔相成的。

HBM的高密度連接和短電路設計要求借助CoWoS這類2.5D封裝技術才能實現，這在傳統PCB或封裝基板上難以完成的。

華為海思敢為天下先，還有一個重要原因是他們是國內最早嘗試Chiplet的廠商之一。

根據臺積電公開資料，2014年海思與其合作的64位Arm架構服務器處理器Hi16xx（據查應該為海思第三代服務器處理器16nm鯤鵬916，正式型號Hi1616，正式發布于2015年，2019年初隨著920系列的推出，華為將該系列更名為鯤鵬），采用臺積電異構CoWoS 3D IC封裝工藝，將16nm邏輯芯片與28nm I/O芯片集成在一起，實現了具有成本效益的系統解決方案，這可以視為早期Chiplet實踐。

根據華為的另一份公開發表的論文，海思2019年量產的第四代服務器處理器鯤鵬920(7nm制程，正式型號Hi1620) ，通過采用Chiplet技術，將7nm邏輯芯片與16nm I/O芯片等集成在SoC中。

之后，國家知識產權局官網曝光了一份華為海思芯片堆疊技術的發明專利圖，利用3D MCM封裝的芯片基于Chiplet技術疊加在一起使用，解決性能、面積和成本問題。

這與華為輪值董事長郭平在后來的年度報告發布會上透露的“未來可能會采用多核結構的芯片設計方案，以提升芯片性能”，“用面積換性能，用堆疊換性能”的策略高度一致。盡管華為在先進制程的道路上遇阻，但是Chiplet將繼續成為其逆境中的突破口之一。